무어의 법칙 수명 연장, 반도체 미세화 한계돌파에 서광이..

출처 : https://www.nikkei.com/article/DGXMZO20450840Y7A820C1000000/

 

 

전례없는 경기활황에 들썩이고 있는 반도체업계이지만, 제조기술의 진화는 정체되어 장래에 대한 전망이 불투명하였다. 기존기술의 연장으로는 반도체의 집적도/성능 향상, 코스트 절감을 이끌 "미세화"가 한계에 이르렀기 때문이다. 요 최근에 들어서야 10년이상 이전부터 기대를 받아왔던 "EUV리소그래피"에 의한 양산화가 손에 잡힐 거리만큼 다가오자 반도체 메이커 각 회사들은 일제히 미세화 공정 로드맵을 갱신하였다. 무어의 법칙이 적어도 향후 10여년, "1.4nm(나노미터) 세대급"까지 지속할 것이라는 견해도 나오기 시작했다.

 

반도체업계는 버블시대를 뛰어넘는 전례없던 호황기에 들썩이고 있다. "HDD를 SSD(Solid State Drive)로 교체하려는 데이터센터측 수요가 매우 높은데다, 메모리 공급이 수요에 비해 압도적으로 부족하다" (노무라증권 펀드리서치부 일렉트로닉스 팀 매니징 디렉터 와다기 테츠야)  

 

게다가 IoT(사물인터넷)용 200mm 제조장치의 갱신이나 신규도입, 중국에서의 반도체공장 신설 붐등이 벌어지고 있어서이다. 공장건설에 수십조원을 투자하고 있는 반도체 메이커도 적지 않다.

 

이런 흐름에 편승한 것인지 파운드리라고 불리는 반도체수탁제조기업 각 회사들은 이 시점에 와서, 연이어 "7nm세대" 나 그 이후 프로세스 기술을 실용화할 로드맵을 발표했다. (그림 1) 특히 한국의 삼성전자와 대만의 TSMC는 2017년 5~7월에 이 로드맵을 또다시 갱신했다.

 

그림1. 2017년 6~7월에 공개된 반도체 제조 메이커나 파운드리의 10nm 세대 이후의 로드맵. TSMC 나 삼성은 2016년 말 시점의 계획과 비교해서, EUV 도입예정 시기를 약 1년여 앞당겼다. 최초 리스크(소량)생산할 경우의 양산개시 시기와 양산지속 기간은 닛케이 추정치.

 

 

당초 발표에서는 7nm세대에서도 당분간은 지금까지와 마찬가지로 "ArF액침"(아르곤과 불소를 비활성기체로 사용하여 레이저를 발진시키는 엑시머 레이저의 출력전자파를 이용한 포토리소그래피 기술의 한 종류)라고 불리는 광 리소그래피 기술을 이용하고, 2019년 이후에 극자외선(EUV : 파장 13.5nm의 전자파) 리소그래피 기술을 도입할 계획이었다. 그런데, 로드맵의 갱신버전에서는 EUV의 도입이 약 1년여 앞당겨져 있었다.

 

 

■ 고객과 제조처 사이의 밀당

 

 

이러한 배경에는 크게 2가지의 이유가 있다. 첫번째는 파운드리의 큰 고객인 미국 애플이나 퀄컴 등에서 7nm세대의 프로세스 기술에 대한 기대가 높다는 점. 조금이라도 첨단 프로세스기술을 제공하는 곳으로 파운드리를 갈아타는 것에 거리낌이 없는 태도를 보이고 있다. (그림 2)

 

 

 

그림2. 주 반도체 설계 메이커의 10nm 세대의 IC(AP)의 제조위탁처와 7nm세대의 제조위탁처 갈아타기 가능성을 표시하고 있다. 2017년 6월에, 퀄컴이 7nm세대의 칩을 TSMC에 제조위탁할 것이라고 일부에서 보도되었다. 2016년에 애플은 "A12"칩의 제조위탁처를 TSMC에서 인텔로 갈아탈 것이라는 소문이 있었지만, 2017년 7월에 와서는 TSMC에서 삼성으로 갈아탈 것이라는 소문도 흘러나오고 있다.

 

 

예를 들면, 2017년 6월에 퀄컴이 현재 생산위탁중인 삼성에서 TSMC로 갈아탈 것이라는 소문이 흘렀다. 그 이유로는 삼성이 TSMC보다 7nm세대의 조기도입에 신중하기 때문이라는 것이다.

 

이런 소문이 흐른지 약 5일 후에 삼성은 7nm세대 프로세스 기술에 EUV리소그래피를 도입하고 2018년에 양산을 시작할 것이라고 발표했다. 삼성이 EUV를 이용한 양산시기를 TSMC보다 조금 더 서두르는 모양새다. TSMC는 EUV를 2018년에 도입할 것으로 알려져 있는데, 도입 초기에는 리스크생산(소량생산)에 그칠 듯 한다.

 

2017년 7월 중순에는 애플도 자사의 차세대 프로세서 "A12"를 제조하는 주요파운드리로 현재 "A11"을 제조중인 TSMC에서 삼성으로 갈아탈 것이라는 소문이 흘렀다.

 

미국 글로벌 파운드리에 마이크로 프로세서를 제조위탁하고 있는 미국 AMD는 이런 소문조차 나오고 있지 않다. 다만, AMD는 "가까운 장래에 7nm세대로 반도체를 제조할 수 있기를 기대하고 있다" (AMD 대표 & CEO인 리사 수)라고 언급하며, 7nm세대의 프로세스 기술의 조기도입을 GF에 요청하고 있다.

 

 

■ EUV는 실용화가 눈 앞

 

 

또 다른 이유 하나는 단순한 밀당을 넘어서서, EUV 리소그래피 기술의 개발이 급속히 진전되었기 때문이다. 해당기술에 기반을 둔 제조장비를 사실상 세계에서 유일하게 개발하고 있는 네덜란드 ASML은 2017년 7월에 "2017년 하반기에 출하되는 양산용 신제품을 이미 27대 수주했다" 라고 밝혔다. 2016년까지 가동중인 EUV 리소그래피 실험제조장비는 14대였다. 

 

노무라증권의 와다기씨는 "EUV는 실용화를 눈 앞에 두고 있으며, 이러한 연유로 파운드리가 7nm 세대 이후 로드맵을 연이어 발표하는 것으로 이어지게 되었다"고 보고 있다. 실제로 TSMC나 삼성은 7nm세대에 머물지 않고 3~5nm세대 프로세스 기술의 도입시기도 발표했다. 벨기에 IMEC는 공정 미세화가 1.4nm세대까지 이어질 것으로 보고 있다. 

 

 

■ EUV 도입없는 공정미세화에서 고전

 

 

다만, EUV에는 아직 실용화에 앞서 해결해야 할 기술적 과제가 많다. 가령, 실용화가 되지 못한다면 이러한 로드맵은 모두 "그림의 떡"인 신세가 될 가능성이 있다. 최근 공정 수세대 동안 반도체의 미세화는 거의 답보상태에 머물러 있기에 EUV를 이용하지 않는 한, 향후 이 이상 진보를 이루기 쉽지 않기 때문이다.

 

반도체 업계의 한 애널리스트는 "미국 인텔은 10nm세대의 실용화에 고전. TSMC는 (EUV를 사용하지 않는) 7nm세대의 실용화에 사실상 실패했다"라고 지적한다.

 

인텔은 10nm세대의 마이크로 프로세서를 2017년 가을에 출하할 예정이다. 이 회사는 45nm세대까지는 본래의 무어의 법칙에 따라 1.5~2년 마다 프로세스 기술의 세대교체를 진행해왔다. 그런데, 45nm세대에서 14nm세대까지는 약 2.5년간격으로 시간이 걸리게 되었다. 10nm세대에 이르러서는 이전 세대에서 약 3년이 필요하다는 견해이다.

 

TSMC는 2017년 6월에 7nm세대의 프로세스기술 "N7"의 갱신버전으로써 EUV를 일부 활용한 "N7+"를 발표했다. N7은 결국, 양산에는 사용하지 않게 된다.

 

 

■ TSMC는 2세대분이나 눈속임중

 

 

공정 미세화의 지연은 단순히 프로세스 기술의 세대교체 지연만을 의미하는 게 아니다. "세대"라는 의미자체를 상실하는 것임이 명백하다.

 

IEEE VLSI 심포지엄의 한 위원은 "연구자의 논문에서 '테크놀로지 노드'라는 단어가 나오는 경우는 SRAM의 메모리셀의 면적으로 그 의의를 평가하고 있다" 라고 한다. 애시당초 무어의 법칙에서는 1년 반~2년마다 기술이 1세대, 즉 트랜지스터 등의 가공치수가 약 0.7배가 되어 IC의 집적도가 2배가 된다. 실제의 IC나 SoC(통합형칩)에서는 메이커에 따라 "세대"의 정의가 제각각이지만, SRAM의 셀면적을 기반으로 한 "기하학적 세대"는 무어의 법칙 진행정도를 메이커별 정의의 차이에 좌우되지 않고 평가할 수 있는 객관적 지표가 되기 때문이다.

 

이렇게, 지금까지 반도체 메이커 각 회사가 발표해온 6T-SRAM(트랜지스터 6개로 메모리셀을 구성한 SRAM)을 보면, 그 셀면적과 메이커가 주장하는 "세대"는 대략 45nm세대 이후, 크게 갈라지기 시작한다. (그림 3)

 

 

그림3. 반도체 메이커나 파운드리 각사의 반도체 프로세스 기술의 세대는 "45nm세대" 부근에서 본래의 의미를 잃고 있다. Intel의 "10nm세대"의 SRAM은 90nm세대 당시의 SRAM의 셀면적을 기준으로하면 약 16nm세대, TSMC나 삼성의 "7nm세대"의 SRAM은 공히 약 15nm세대로 환산할 수 있다.

 

 

예를 들면, 90nm세대의 SRAM을 기준으로 하면, 인텔의 "10nm세대"는 기하학적으로는 약 16nm세대, TSMC나 삼성의 "7nm세대"는 공히 약 15nm세대에 지나지 않는다. 인텔은 약 1세대분, TSMC와 삼성은 2세대분이나 눈속임을 하고 있는 셈이다.

 

 

■ EUV로 미래를 연다

 

 

약 15nm라고 하는 것은 실은 로직용 IC에 국한하지 않고, DRAM이나 NAND 플래시메모리에도 사실상 최소가공치수가 되었다. 

 

이는 현시점에서 가장 최첨단인 3중노광(트리플 패터닝)을 이용한 ArF액침 리소그래피의 해상도가 14~15nm인것과 일치하고 있다. (그림 4) 해상도이하의 치수를 가지는 트랜지스터는 제조하고 싶어도 할 수 없는 것이라고 말할 수 있다. 

 

그림4. 현시점에서 양산용 최첨단 리소그래피 기술인 ArF액침과 EUV의 해상도를 비교했다. ArF액침의 이론적해상도는 트리플 패터닝 (3중노광)으로 14~15nm, 쿼드러플 패터닝 (4중노광)으로 약 11nm가 된다. 한편, EUV는 파장이 크게 짧아진 반면, 개구수(NA) 수치도 작기 때문에 초기 해상도는 ArF액침의 트리플 패터닝과 비슷한 정도가 된다. 다만, ArF액침에서는 해상도를 크게 높이기 어려운 반면, EUV에서는 4nm 전후까지 해상도를 높일수 있는 가능성이 있다.

 

 

로직용 IC에 있어서 이러한 공정 개발지연을 타파할 수 있는 선택지는 크게 두가지 있다. ArF액침의 쿼드러플 패터닝을 이용할 것인가, EUV를 실용화 할 것인가 이다.

 

구체적으로는 ArF액침의 쿼드러플 패터닝이라면 이론적으로는 해상도가 11nm까지 가능하다. 다만, 프로세스의 공정수가 싱글 패터닝과 비교해서 몇 배로 증가, 제조비용도 큰 폭으로 상승할 것으로 보여진다. 한편, EUV의 해상도는 싱글 패터닝에서 약 13nm로 ArF액침의 쿼드러플 패터닝보다 낮지만, 필요한 마스크수나 공정수가 줄어들고 설계자유도가 높아지는 등 메리트가 많다. EUV의 노광장비는 매우 고가일 것으로 보여지나, ArF액침의 멀티 패터닝에서는 사용되는 마스크수가 큰 폭으로 증가하는 관계로 종합적으로는 EUV 방식이 저비용일 것으로 보는 견해도 있다.

 

더욱이, 장래에는 EUV의 더블 패터닝 등으로 4nm 전후의 해상도도 예상하고 있다. TSMC나 삼성이 로드맵을 한 번에 3~4nm세대까지, IMEC가 1.4nm세대까지 공개한 것은 EUV에 의해 지금껏 볼 수 없었던 장래에 대한 전망이 열리기 시작한 것이 크다고도 할 수 있겠다.

 

 

■ 「반도체의 영광」이 부활할 것인가

 

 

 

EUV가 실용화되면, 최근 수세대동안 잃어버렸던 "반도체의 과거 영광"이 부활하게 되고, 더군다나 그 추세가 당분간 지속될 가능성도 열리게 된다.

 

반도체의 과거 영광이란, 가공치수의 미세화만으로 집적도의 향상, 동작성능의 향상, 그리고 비용 절감이 동시에 이루어지는 상황이 장기간에 걸쳐 이어지는 것을 가리킨다. (그림 5) 이것은 무어의 법칙, 정확히는 "데나드 스케일링"이라고도 불리는 스케일링 법칙이 기능하고 있어서이다.

 

 

그림5. 이전 무어의 법칙과 최근의 프로세스 기술의 세대, 향후 반도체의 성능향상에 있어서 소자구조 등의 혁신과 프로세스의 미세화의 관계를 나타냈다. 최근 수세대는 미세화로 얻을 수 있는 성능향상에 기대할 수 없게 된 관계로, FinFET 같은 참신한 트랜지스터를 도입하는 것과 같은 식으로 성능향상을 이어 왔다. EUV가 실용화되더라도 소자구조 등의 혁신의 흐름은 멈추지 않고, 미세화와 2인3각으로 성능향상을 꾀할 것으로 보여진다.

 

 

하지만, 최근 수세대에 걸쳐서는 동작주파수가 상승하지 않게 되는 등 데나드 스케일링은 거의 파탄에 이르렀다. 미세화가 예전 방식으로는 이루어지지 못하고, 더욱이 수치를 줄여도 단채널 효과라고 불리는 과제가 산출하게 되어 성능향상을 기대할 수 없게 되어서이다.

 

그런 한 편에서, 각 메이커는 트랜지스터 등 소자구조의 혁신으로 미세화만으로는 부족했던 성능향상을 채워왔다. 거기에 더해 패키지 레벨의 노력 등 시스템 레벨에서의 기술향상도 진행되었다. 결과로써, 세대교체의 메리트가 어느정도 유지되어 왔다.

 

미세화는, 설령 EUV가 실용화되더라도 예전 페이스로는 돌아갈 수 없을 듯 하다. 한 편, 트랜지스터 구조나 패키징 기술등의 혁신은 앞으로도 진행해 나아갈 것으로 보여진다.

 

EUV의 실용화와 소자구조나 패키징 기술의 혁신과의 조합에 따라 반도체의 과거 영광에 준하는 성능향상 흐름이 부활하고, 거기에 더해 앞으로 십수년 동안 흐름이 이어질 가능성이 나타나고 있다.